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Stage - Deep Learning sur FPGA F/H

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公司 : 赛峰电子与防务公司 Job field : 电子自动化 位置 : Eragny-sur-oise , Ile de France , 芬兰 Contract type : 实习协议书 Contract duration : 全职 Required degree : 硕士文凭 Required experience : 无经验
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工作描述

La Direction d'Ingénierie Electronique développe des produits optroniques, faisant appel à du traitement d'image, du traitement du signal et du Deep Learning sur FPGA. Les contraintes temps-réels, de consommation et de coûts nécessitent de fortement optimisés l'implémentation de ces algorithmes en FPGA, niveau d'optimisation qui n'est pas atteignable avec les outils de générations ou les frameworks existants. Safran Electronics & Defense cherche donc à développer une solution optimisée pour ces applications, basée sur le développement d'une bibliothèque de bloc HDL optimisé.

L'objectif de ce stage est de maquetter des bloc HDL de Deep Learning sur FPGA.
Plus précisément, le/la stagiaire devra :
- S'approprier un algorithme de Deep Learning de reconnaissance d'objets
- Identifier les fonctionnalités les plus gourmandes en puissance de calcul
- Proposer une architecture FPGA pour optimiser ces calculs, en temps et ressources
- Maquetter cette architecture en HDL
- Si le temps le permet, réaliser un démonstrateur sur carte
- Il sera également possible de contribuer au développement d'un outil en Python, permettant l'analyse du réseau et l'estimation de performance.

补充说明

Compétences principales : FPGA, HDL (SystemVerilog)
Compétences secondaires : Algorithmie, Vivado, Python

工作要求

Etudiant-e en Electronique ou Systèmes embarqués, avec spécialisation en micro-électronique de préférence
Compétence en développement FPGA en HDL (SystemVerilog de préférence)
Compétence ou curiosité pour l'algorithmie et l'implémentation d'algorithme sur FPGA.
Curiosité intellectuelle, capacité à appréhender des algorithmes complexes.

工作的特殊性

Stage de fin d'étude Bac+5 exclusivement

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21 avenue du Gros Chêne 95610

Eragny-sur-oise

Ile de France 芬兰

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Métier de l’IA : ingénieur de recherche véhicules autonomes
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