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Stage - Acquisition très haut débit de données numériques radio-fréquence (RF) sur FPGA F/H

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赛峰电子与防务公司 电子自动化 Eragny-sur-oise , Ile de France , 芬兰 实习协议书 全职 硕士文凭 无经验 英语 良好
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工作描述

Vous évoluerez au sein du Pôle Métier FPGA (plus de 25 ingénieurs) intégré à l'entité Electronique, ligne de produit GNSS (Global Navigation Satellite System). Vous contribuerez par votre travail à explorer de nouvelles solutions pour les architectures nouvelle génération de récepteur GNSS multi constellation.

Vous aurez pour mission de proposer puis développer une solution sur FPGA pour l'acquisition numérique de données RF à haut débit (de plus de 800Msps) à partir d'un ADC (Analog to Digital Converter ou CAN).

Sous le pilotage de l'architecte FPGA, vous étudierez le fonctionnement du composant FPGA et de l'ADC dans un premier temps, et proposerez une architecture répondant au besoin de l'acquisition à haut débit, en adéquation avec les contraintes du produit.
Enfin, vous serez en charge de la conception et du test sur carte de la solution.

Vous disposez de bonnes connaissances en développement FPGA et en simulation RTL et faites preuve d'aisance relationnelle vous permettant d'évoluer au mieux dans le cadre multi-compétences et multi-métier du pôle.

补充说明

Les objectifs du stage sont les suivants :

Dans un premier temps,
- Se documenter sur le composant Analog to Digital Converter haut débit et sur le FPGA utilisé
- Identifier les solutions de l'état de l'art permettant de récupérer des données série à haut débit (pilotage des IO pour l'échantillonnage, gestion des alignements des données et déserialisation)
- Prendre connaissance des travaux préliminaires fait dans le pôle à ce sujet

Dans un second temps,
- Etudier les avantages et inconvénients des solutions de l'état de l'art (algorithmes, paramétrage et fonctionnement) au regard du besoin
- Proposer une architecture répondant à ce besoin, en ayant un regard critique sur les solutions existantes

Pour finir,
- Concevoir (Doc, Code, et écriture des contraintes de placement et de timings)
- Tester cette architecture en simulation et sur carte (élaboration et application de l'environnement de vérification)
La candidate ou le candidat documentera rigoureusement et au fur et à mesure du stage, l'ensemble des observations et tests menés lors du stage, en suivant le process qualité du pôle.

工作要求

Etudiant.e en dernière année de Master ou d'école d'Ingénieur, vous possédez une spécialisation en conception RTL FPGA et vous vous reconnaissez dans le profil suivant:
- Vous possédez une connaissance pratique du langage VHDL (ou Verilog/SystemVerilog)
- Vous maitrisez l'usage des outils Mentor ModelSim (ou Questasim)
- Vous avez déjà travaillé sur des cibles FPGA (Xilinx, Microsemi, ou Actel)
- Vous possédez les connaissances basiques en traitement du signal RF
- Vous êtes rigoureux.se et autonome mais n'hésitez pas à demander de l'aide quand vous êtes bloqué.e
- De même, vous savez faire preuve d'esprit critique, de facultés d'analyses et êtes force de proposition
- Vous êtes à l'aise à l'oral comme à l'écrit, et l'anglais ne vous fait pas peur (La documentation technique est en anglais)

De plus, si vous possédez ces connaissances supplémentaires, ce ne sera que du bonus:
- Vous connaissez le langage SystemVerilog
- Vous connaissez le process de certification DO-254
- Vous savez utiliser GIT avez déjà utilisé un bug tracker de type "Redmine"
- Vous maitrisez plusieurs langage scripts parmi: MATLAB, Python, shell, Makefile et tcl
- Vous avez déjà travaillé avec l'environnement Microsemi Libero SOC

确定您未来的工作地点

21 avenue du Gros Chêne 95610

Eragny-sur-oise

Ile de France 芬兰

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