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Stage : Développement plateforme FPGA Simulink pour algorithmes en virgule flottante F/H

已发布
公司 : 赛峰电子与防务公司 工作领域 : 电子自动化 位置 : Eragny-sur-oise , Ile de France , 法国 合同类型 : 实习协议书 合同期限 : 全职 所需学位 : 硕士文凭 所需经验 : 无经验 专业地位 : 学生 所用语言 : 英语 熟练
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工作描述

Au sein du centre de Recherche et Développement de Safran Electronics & Defense, l'unité de développement des senseurs inertiels (l'UD SIU) a pour mission de concevoir et développer des capteurs (accéléromètres et gyromètres) de très haute performance.

Ceux-ci nécessitent des algorithmes d'asservissements complexes en virgule flottante qui sont implémentés sur des technologies FPGA grâce à l'utilisation d'un module breveté.

Durant ce stage, vous développerez sous Simulink un modèle comportemental (non synthétisable) du module breveté qui permettra de réaliser des simulations fonctionnelles. Vous développerez également un modèle permettant de piloter les flux de données, celui-ci devra être synthétisable.

Vous intégrerez ensuite votre solution algorithmique sur cible en remplaçant la partie non synthétisable (modèle comportemental) par le module breveté.

Dans le cadre de ce stage, vous devrez :
• Comprendre le fonctionnement du module FPGA breveté et son architecture
• Développer un modèle comportemental du module breveté sous Simulink
• Développer un modèle permettant de piloter les flux de données sous Simulink via l'utilisation de la librairie HDL Coder
• S'approprier le process de génération d'un bitstream (synthèse, placement, routage, analyse de timing, contraintes)
• Implémenter la solution sur une carte électronique en exécutant un algorithme d'asservissement d'un capteur inertiel
• Rédiger la documentation associées (architecture, manuel utilisation, contre rendu de vérification)

工作要求

Vous êtes ingénieur(e) en électronique en dernière année d'école d'ingénieur (ou équivalent) avec une capacité à être autonome, un bon relationnel et de la rigueur.

Compétences requises :
• Bonnes connaissances en architecture numérique
• Connaissances FPGA (codage et process de développement) et de l'un de ses langages de programmation (VHDL, Verilog ou idéalement SystemVerilog)
• Connaissance Matlab / Simulink
• Connaissances HDL Coder

Qualités requises : rigueur, analyse, esprit pratique pour les expérimentations

Formation : Formation ingénieur et assimilé

Niveau d'anglais : Intermédiaire

T0 : 02/2024

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21 avenue du Gros Chêne 95610

Eragny-sur-oise

Ile de France 法国

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