工作描述
Votre mission sera de développer une série d'améliorations d'un algorithme de compression d'image déjà existant dans un FPGA. Vous aurez à implémenter ces optimisations, les simuler et les vérifier sur cible.
补充说明
Les missions principales :
• S'approprier le fonctionnement de l'algorithme actuel
• Développer les améliorations qui ont été pensées et, dans le cas échéant, en proposer de nouvelles
• Développer des scripts de vérification et d'utilisation (Matlab de préférence, python)
• Simuler et vérifier le fonctionnement de l'algorithme amélioré
• Produire une documentation associée
工作要求
Vous êtes en dernière année d'une école d'ingénieur dans un cursus à dominante électronique.
Des bases dans un langage HDL (VHDL / System Verilog) et une capacité à utiliser un langage script tel que Matlab ou Python sont attendues.
L'aptitude à comprendre un développement déjà existant et l'adapter, la force de proposition dans les choix techniques seront évaluées.
工作的特殊性
N.A
确定您未来的工作地点
21 avenue du Gros Chene 95610
Eragny-sur-oise
Ile de France 法国
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